一、背景与对比
JESD204B 是由 JEDEC 制定的高速串行接口标准,主要用于数据转换器(ADC/DAC)与数字处理器(如 FPGA、ASIC)之间的数据传输。在 JESD 标准普及前,传统 LVDS 接口是主流方案。LVDS 使用源同步方式,时钟信号和数据同时传输,接收端利用对端时钟采样。这种方式要求严格的阻抗匹配(100Ω±10%)和等长控制(长度差<5 mil),在多通道高密度布线时难度剧增,且时钟抖动>1 ps 可能导致采样偏差。
JESD204B 作为端到端协议标准,支持高达 12.5 Gbps 的数据速率。它依靠高速收发器进行串行数据收发同步与校验,相比 LVDS,其线数更少,建立与保持时序要求更低,且转换器和逻辑器件封装更小。因此,在高速 AD/DA 芯片及通信领域,JESD204B 正逐渐成为主流协议。

二、协议结构
JESD204B 协议层主要包括四层:物理层、链路层、传输层、应用层。
- 物理层:基于高速 SerDes(如 Xilinx GTY、GTX)的电气接口,支持多通道绑定。
- 链路层:处理加扰(SCRAMBLING)、8B/10B 编码、链路同步(CGS/ILAS)。
- 传输层:定义数据映射规则(如采样分帧、通道分配)。
- 应用层:用户获取最终 IQ 数据。
该协议定义了三种子类模式(Subclass 0/1/2),用于解决多器件时钟同步与确定性延迟问题。
Subclass 0
- 无全局同步信号:依赖设备自身时钟相位对齐,通过本地多帧时钟(LMFC)实现单器件内多通道同步。
- 无确定性延迟:不同器件的 LMFC 可能随机偏移,无法保证跨器件固定延迟。

Subclass 1(重点)
- 全局同步信号(SYSREF):所有器件(FPGA、ADC、DAC)接收同一 SYSREF 信号,对齐各 LMFC 相位。
- 确定性延迟:链路建立后,数据传输延迟固定(±1 LMFC 周期),支持多器件纳秒级同步。

Subclass 2
- 运行时重配置:支持在不复位链路的情况下,动态调整 LMFC 相位或数据传输参数。
- 确定性延迟 + 动态性:在 Subclass 1 基础上增加链路状态机(如重新同步请求)。
| 特性 | Subclass 0 | Subclass 1 | Subclass 2 |
|---|





