JESD204B 链路建立机制与 Xilinx IP 仿真实战

三、链路层同步机制建立

JESD204B 的物理层基于高速串行收发器，通用性较强。本文重点讨论链路层的建立过程。以常用的 Subclass 1 为例，链路建立分为三个阶段：

1. SYSREF 阶段

此阶段类似于发令枪。外部时钟源为 ADC 和 FPGA 提供 Device Clock 和 SYSREF。Device Clock 经分频得到 Frame Clk 和 LMFC。检测 SYSREF 状态主要有两种方式：

• One-Shot 模式：只需捕获一次 SYSREF，适用于短期运行、环境稳定的小型系统，强调低功耗。
• Continuous 模式：SYSREF 以固定频率持续发送，器件在每个上升沿动态校准 LMFC 相位，常用于高精度、多器件场景。

使用时需确保 SYSREF 与 Device Clock 的相位满足建立/保持时间。

2. 组码同步阶段（Code Group Synchronization, CGS）

在 Subclass 1 中，TX 发送 K28.5。当 RX 连续收到特定数量的 K 码（Xilinx IP 仿真中通常识别到 20 个 K 码）时，会将 sync 拉高，准备进入 ILAS 阶段。这相当于 RX 告知 TX：'我已准备就绪'。TX 捕捉到 sync 改变后，会在下一个 LMFC 边界启动 ILAS。

3. 初始通道对齐阶段（Initial Lane Alignment Sequence, ILAS）

该阶段主要完成通道对齐，发送 4 个多帧序列。多帧以 K 码 K28.0 开头，D 数据为累加数，A 为多帧结束标志。第二个多帧的前 14 个 C 数据包含配置信息。

对于多通道对齐，由于各通道时延不一致，接收端检测到字符 /R/ (K28.0) 后，会将后续数据存入深度可设置的 Buffer 中。当下一个 LMFC 边沿到来且所有通道 Buffer 均有数据时，统一输出，从而实现通道间数据对齐。

确定性延迟说明：JESD204B 定义的确定性延迟（DL）表示从 TX 设备的并行帧数据输入到 RX 设备的并行帧数据输出的时间差。它包括固定延迟和可变延迟，其中可变延迟源于数字处理块中时钟域间的相位关系。

整个链路建立流程涵盖了上述三个阶段，具体时序如图示。

四、Xilinx IP 配置与仿真

1. IP 设置

Xilinx 提供的 JESD204 IP 包含了链路层功能，通常搭配 JESD204_PHY IP 使用。UltraScale 系列中可使用 JESD204C 替代。

关键配置项包括：

• 方向：发送端或接收端。
• 通道数：根据硬件设计设定。
• Pattern Generators：测试序列生成，如修改的随机模式（RPAT）或加扰抖动模式（JSPAT）。标准规定 TX 应能传输连续/K28.7/、连续/K28.5/及重复的 ILAS 序列。
• AXI-LITE 时钟：用于配置通道。
• SYSREF 边沿类型：上升沿或下降沿。

共享逻辑配置涉及 SYSREF 模式（单次/连续）、数据加扰、每帧字节数、每多帧帧数以及是否需再次 SYSREF 等。这些参数默认存储在寄存器中，可通过 AXI4-Lite 总线覆盖。若连接 AXI4-Lite 主机，可访问所有配置设置并监控链路状态。

2. IP 仿真

生成 IP 后，打开 Example Design 进入示例工程。发端和收端的仿真框架一致，但数据流有所区别。

发端 Testbench 解析

在 demo_tb 中，主要进行以下初始化与模块验证：

• LANE 数量和对齐 Buffer 参数初始化：设置通道数及缓冲深度。
• ILAS 阶段配置参数初始化：依据手册定义各字段含义。
• K 码定义：明确 K28.0、K28.5 等控制字符。
• 时钟定义：包括 GTXE2 BUF 时钟、DRP 时钟、AXI-LITE 配置时钟。
• SYSREF 产生：模拟外部时钟源信号。
• 8B/10B 解码模块：解析数据，识别 K 码时拉高 is_k 信号，用于组码同步和通道对齐。
• 逗号对齐模块：监测高速串行数据中的逗号（K 码），判断帧完整性。
• K28.0 检测模块：专门检测 ILAS 阶段的多帧起始符 /R/。
• 配置 IP 模块：通过 AXI-LITE 总线读写寄存器，配置 IP 参数。

仿真逻辑关键点

在组码同步阶段，仿真模块识别到一定数量的 COMMA 后进入 ILAS 阶段。此时 bit_count 作为滑动窗口，对每 10 个 bit 进行 8B/10B 解码，找出 K28.0 作为多帧起始字段。随后对每个通道执行数据对齐，Buffer 深度通常设为 64，按 bit 输入，I 表示通道编号。当所有通道对齐完成后，链路正式建立。

此外，寄存器配置模块在实际项目中至关重要。具体参数可参考 PG066 文档中的寄存器空间定义。通过状态监测打印不同阶段的日志，有助于快速定位链路建立过程中的问题。