FPGA 跨时钟域 CDC 处理的三种工程方案

什么是跨时钟域 CDC？

核心场景：信号从一个时钟域（如 clk_a）传到另一个时钟域（如 clk_b）。 触发条件：两个时钟频率不同，或相位无关（无固定时间关系）。 直接后果：如果不做处理，直接打拍会出现亚稳态，导致数据错误或系统死机。

只要是多时钟系统，就必须做 CDC 处理，这是企业级 FPGA 开发的基本要求。

方案 1：单比特信号 —— 两级寄存器同步

适用场景：按键输入、使能信号、标志位、单 bit 控制信号（如中断请求、数据有效标志）。

代码示例

module sync_2d(
    input  wire      clk_dst, // 目标时钟
    input  wire      rst_n,   // 全局复位，低电平有效
    input  wire      din,     // 异步输入
    output wire      dout     // 同步后输出
);

reg q1, q2;

always @(posedge clk_dst or negedge rst_n) begin
    if(!rst_n) begin
        q1 <= 1'b0;
        q2 <= 1'b0;
    end else begin
        q1 <= din; // 第一级同步
        q2 <= q1;  // 第二级同步
    end
end

assign dout = q2;

endmodule

关键要点

• 两级寄存器足够抵御大部分亚稳态，单 bit 信号统一用此方案。
• 绝对不要只打一拍，风险极大。
• 模板可直接复用，替换 clk_dst 即可适配不同频率。

方案 2：多比特信号 —— 握手机制

适用场景：数据总线、地址信号、多 bit 控制信号。禁止直接打拍，否则会导致数据错乱。

核心思路

1. 发送方准备好数据，发送 valid 信号。
2. 同步 valid 到接收方时钟域。
3. 接收方检测到 valid 后锁存数据并发送 ack 应答。
4. 同步 ack 回发送方，确认接收完成。

代码示例

module cdc_handshake(
    input  wire          clk_a,       // 发送方时钟
    input  wire          rst_n,       // 全局复位
    input  wire [15:0]   data_a,      // 发送方数据
    input  wire          data_vld_a,  // 发送方有效
    
    input  wire          clk_b,       // 接收方时钟
    output reg  [15:0]   data_b,      // 接收方数据
    output reg           data_vld_b   // 接收方有效
);

// 声明信号
reg valid_a_sync1, valid_a_sync2;
reg ack_b, ack_b_sync1, ack_b_sync2;
reg data_lock;

// 第一步：valid_a 同步到 clk_b 域
always @(posedge clk_b or negedge rst_n) begin
    if(!rst_n) begin
        valid_a_sync1 <= 1'b0;
        valid_a_sync2 <= 1'b0;
    end else begin
        valid_a_sync1 <= data_vld_a;
        valid_a_sync2 <= valid_a_sync1;
    end
end

// 第二步：接收方逻辑
always @(posedge clk_b or negedge rst_n) begin
    if(!rst_n) begin
        data_b   <= 16'd0;
        data_vld_b <= 1'b0;
        ack_b    <= 1'b0;
        data_lock<= 1'b0;
    end else begin
        case(valid_a_sync2)
            1'b1: begin
                if(!data_lock) begin
                    data_b   <= data_a;
                    data_vld_b <= 1'b1;
                    data_lock<= 1'b1;
                    ack_b    <= 1'b1;
                end else begin
                    data_vld_b <= 1'b0;
                end
            end
            1'b0: begin
                data_vld_b <= 1'b0;
                ack_b    <= 1'b0;
                data_lock<= 1'b0;
            end
        endcase
    end
end

// 第三步：ack_b 同步到 clk_a 域
always @(posedge clk_a or negedge rst_n) begin
    if(!rst_n) begin
        ack_b_sync1 <= 1'b0;
        ack_b_sync2 <= 1'b0;
    end else begin
        ack_b_sync1 <= ack_b;
        ack_b_sync2 <= ack_b_sync1;
    end
end

endmodule